摩爾定律失效，芯片性能(néng)提升遇瓶頸

在探讨Chiplet(小(xiǎo)芯片)之前，摩爾定律是繞不開的話題。戈登·摩爾先生在1965 年提出了摩爾定律：每年單位面積内的晶體(tǐ)管數量會增加一倍，性能(néng)也會提升一倍。這意味着，在相同價格的基礎上，能(néng)獲得的晶體(tǐ)管數量翻倍。不過，摩爾先生在十年後的1975年，把定律的周期修正為(wèi)24個月。至此，摩爾定律已經影響半導體(tǐ)行業有(yǒu)半個世紀。

随着集成電(diàn)路技(jì )術的不斷演進，半導體(tǐ)行業發現摩爾定律在逐漸失效。上圖右上部分(fēn)是英特爾x86 CPU 1970-2025年的演化曆史，可(kě)看出每顆芯片的晶體(tǐ)管數量持續增加(右上深藍色線(xiàn)條)，但時鍾速度(右上天藍色線(xiàn)條)和熱設計功耗(右上灰色線(xiàn)條)自2005年之後就變化不大。于此同時，受先進工(gōng)藝高成本支出的影響，晶體(tǐ)管成本降幅在2012年後趨緩，甚至越往後還有(yǒu)成本增加的趨勢。

從上圖右下的統計數據可(kě)看出，芯片制程在持續微縮和演進，晶體(tǐ)管數也在相應的增長(cháng)。在2019年以前，單芯片晶體(tǐ)管數量和工(gōng)藝幾何尺寸演進，一直與摩爾定律高度相關。因為(wèi)單位面積内的晶體(tǐ)管數量，每一周期就會增加一倍，所以在理(lǐ)想情況下，Die的尺寸可(kě)保持不變。但是據右下綠色标識的區(qū)域顯示，可(kě)以看到單芯片Die尺寸在日趨增大，這也從另一個角度說明，單芯片晶體(tǐ)管數量的增加，也有(yǒu)Die增大的原因所緻。由于Die尺寸的增長(cháng)，受光罩尺寸、工(gōng)藝良率等因素制約，這代表通過加大Die Size來提升單芯片算力已經越來越困難。

總而言之，随着集成電(diàn)路技(jì )術的發展和演進，每24個月已經很(hěn)難讓單位面積内的晶體(tǐ)管數量翻倍。這意味着，現在芯片性能(néng)的提升遭遇了瓶頸，性能(néng)無法單純由工(gōng)藝技(jì )術驅動，也需要由架構創新(xīn)來驅動。因此，業界必須找到新(xīn)的解決方案。

Chiplet幫助芯片生産(chǎn)降本增效

在摩爾定律逐漸失效的情況下，Chiplet技(jì )術在半導體(tǐ)行業應運而生。整體(tǐ)來看，Chiplet具(jù)備高集成度、高良率、低成本三大特點，它被視為(wèi)延續摩爾定律的關鍵技(jì )術。

Chiplet通過多(duō)個芯片的片間集成，可(kě)以突破傳統單芯片的上限，進一步提高芯片的集成度。比如，左上圖的單片集成的SoC是通過統一工(gōng)藝制程，導緻芯片上各個部分(fēn)都要同步進行叠代，其開發時間長(cháng)達三至四年，缺陷數量可(kě)達數百個。左上圖的單獨IP集成Chiplet通過将不同的功能(néng)切開，再對部分(fēn)單元的工(gōng)藝做選擇性叠代，叠代裸片後可(kě)制造出下一代産(chǎn)品，這樣就能(néng)加速産(chǎn)品的上市周期。Chiplet芯片集成應用(yòng)較為(wèi)廣泛和成熟的裸片，就有(yǒu)效降低了Chiplet芯片研制風險，也減少了重新(xīn)流片和封裝(zhuāng)的次數，進而能(néng)為(wèi)芯片企業節省研發投入。

Chiplet可(kě)以提升複雜SoC芯片的良率，該方案将複雜SoC芯片分(fēn)成更小(xiǎo)的芯片。單芯片的面積越大其良率越低，它對應的芯片制造成本也就越高，芯片設計成本也會随着制程的演進而成本增長(cháng)，切割小(xiǎo)芯片可(kě)有(yǒu)效降低芯片設計成本。此外，在SoC設計中(zhōng)，模拟電(diàn)路、大功率IO對制程并不敏感，不需要太高端的芯片制程，可(kě)将SoC中(zhōng)的功能(néng)模塊，劃分(fēn)成單獨的Chiplet，針對功能(néng)來選擇合适的制程，從而讓芯片實現最小(xiǎo)化，提高芯片的良率、降低芯片成本。

Chiplet有(yǒu)兩個常見的應用(yòng)案例：同構(聚合系統)和異構(分(fēn)割系統)。同構是通過高速接口和先進的封裝(zhuāng)技(jì )術，适用(yòng)于CPU、TPU、AI SoC等，這種方式是将多(duō)個Die緊密相連，以相同的Die設計實現計算能(néng)力的擴展，其接口要求低延遲和低誤碼率；異構是将芯片按功能(néng)拆分(fēn)，先進制程的Die提供高算力和性能(néng)，成熟制程的Die負責常規或者特色的功能(néng)，這些不同制程的Die被封裝(zhuāng)在一起。

在使用(yòng)案例方面，AMD服務(wù)器CPU Epyc系列的第一代和第二代，分(fēn)别采用(yòng)了同構和異構的方法。第一代Epyc采用(yòng)7nm制程，利用(yòng)同構方法聚合4個相同的Die，該系統可(kě)擴展，隻需多(duō)個Die的互聯，即可(kě)提高計算能(néng)力；第二代 Epyc将芯片功能(néng)拆分(fēn)為(wèi)CCD運算Die(Compute Core Die)和IO Die，通過異構方法它們集成到一起，實現了先進工(gōng)藝與成熟工(gōng)藝的巧妙融合。

通過高速接口和先進封裝(zhuāng)技(jì )術，把多(duō)顆Die融合在一顆大芯片内，以此來實現算力的擴展，這适用(yòng)于CPU、FPGA、通信芯片等産(chǎn)品。同時，Chiplet也對接口提出了标準化、兼容性、可(kě)移植性的要求，要具(jù)備低延時和低誤碼率的優勢，廠商(shāng)選擇接口時還需考慮生态系統問題。

曾克強總結說：“Chiplet可(kě)提升大芯片設計良率，降低芯片研發的風險，縮短芯片的上市時間，還可(kě)增加芯片産(chǎn)品組合，延長(cháng)産(chǎn)品生命周期。因此，它被視為(wèi)有(yǒu)效延續摩爾定律的新(xīn)方式。”

Chiplet的發展趨勢及生态布局

Chiplet應用(yòng)在芯片中(zhōng)的時間還不長(cháng)，但自2020年開始其發展就非常快，年複合增長(cháng)率達到36.4%。預測到2031年，全球Chiplet行業市值有(yǒu)望達到470億美元(下圖左邊)。

因為(wèi)Chiplet把芯片切分(fēn)成不同的小(xiǎo)芯片并互聯，所以相關接口IP市場也有(yǒu)新(xīn)的需求。上圖右邊是各類傳統接口IP市場的發展趨勢，藍色方塊體(tǐ)現了小(xiǎo)芯片互聯接口IP的趨勢。雖然小(xiǎo)芯片互聯接口IP的發展時間較短，但是其增長(cháng)速度最為(wèi)迅猛，預計從2021年到2026年，年複合增長(cháng)率會高達50%。至2026年，全球産(chǎn)值将達3.2億美元。

Chiplet技(jì )術需要切分(fēn)、堆疊整合，該技(jì )術将推動芯片産(chǎn)業鏈的變革。曾克強預測，Chiplet的發展将分(fēn)為(wèi)幾個階段：2023年之前的兩三年是Chiplet生态早期階段，芯片公(gōng)司對芯片進行分(fēn)拆，并尋找先進封裝(zhuāng)組合，各家都按自己的定義協議來做産(chǎn)品，該階段并未形成統一的标準。

進入到2023年，随着工(gōng)藝制程進入3納米接近物(wù)理(lǐ)極限，摩爾定律失效越來越明顯，而摩爾先生的去世，似乎也在印證舊時代正在落幕。與此同時，屬于Chiplet的新(xīn)時代正在開啓。設計廠商(shāng)對自己設計的Chiplet進行自重用(yòng)和自叠代，同時工(gōng)藝逐漸成型，互聯标準日趨統一。

預計到2027年，Chiplet生态将進入成熟期，真正進入IP硬化時代。屆時，會誕生一批新(xīn)公(gōng)司：Chiplet小(xiǎo)芯片設計公(gōng)司、集成小(xiǎo)芯片的大芯片設計公(gōng)司、有(yǒu)源基闆供應商(shāng)、支持集成Chiplet的EDA公(gōng)司。

主要有(yǒu)四個重要角色參與Chiplet生态鏈：EDA供應商(shāng)，IP廠商(shāng)，封裝(zhuāng)廠，Fab廠。尤其對于IP供應商(shāng)而言，基于IP複用(yòng)的模式，設計能(néng)力較強的IP供應商(shāng)有(yǒu)潛力演變為(wèi)Chiplet供應商(shāng)。而IP供應商(shāng)也需要具(jù)備高端芯片的設計能(néng)力，以及多(duō)品類的IP布局和平台化的運作(zuò)能(néng)力，以上都對IP供應商(shāng)提出了更高的要求。又(yòu)由于Chiplet加入了更多(duō)的異構芯片和各類總線(xiàn)，相應的EDA覆蓋工(gōng)作(zuò)就變得更加複雜，需要更多(duō)的創新(xīn)功能(néng)。國(guó)内EDA企業需要提升相關技(jì )術，應對堆疊設計帶來的諸多(duō)挑戰，例如對熱應力、布線(xiàn)、散熱、電(diàn)池幹擾等的精(jīng)确仿真，在封裝(zhuāng)方面需要2.5D和3D先進封裝(zhuāng)技(jì )術支持，同時Fab方面也需要相關技(jì )術的支持。

經過了幾年的發展，國(guó)際上出現了一些Chiplet标準，主流标準包括XSR、BOW、OpenHBI、UCIe(詳見上圖右表)。右表中(zhōng)的綠色代表技(jì )術優勢，紅色代表劣勢。可(kě)以看出UCIe标準在多(duō)個角度都占據優勢，它定義了邏輯 PHY、訓練機制、初始化序列、邊帶和鏈路控制。此外，它還重用(yòng)了成熟的PCIe和CXL生态系統，這将加快這一新(xīn)标準的采納，并得到代工(gōng)廠、封裝(zhuāng)廠、無晶圓廠和系統公(gōng)司的支持。

從左側的圖表中(zhōng)可(kě)以看出，UCIe提供了最高帶寬、最佳能(néng)效比和最低延遲的最佳組合。具(jù)體(tǐ)來看，UCIe定義了完整的協議層，繼承了CXL和PCIe生态系統的優勢。UCIe 16G将主導标準封裝(zhuāng)和先進封裝(zhuāng)行業，UCIe 32G将在更先進封裝(zhuāng)工(gōng)藝和高端應用(yòng)方面将被采納。

如何解決Chiplet面臨的挑戰

Chiplet的發展剛起步不久，還面臨着非常多(duō)的挑戰，它需要産(chǎn)業鏈及技(jì )術升級配合。這些挑戰主要分(fēn)為(wèi)兩大類：上圖藍色部分(fēn)展示的是多(duō)個Chiplet堆疊整合的挑戰，綠色部分(fēn)是怎麽系統分(fēn)割設計方面的挑戰。

堆疊整合往下還細分(fēn)為(wèi)封裝(zhuāng)技(jì )術、電(diàn)路設計、協議标準三方面的挑戰。

首先，Chiplet技(jì )術把單個大矽片“切”成多(duō)個小(xiǎo)芯片，再把這些小(xiǎo)芯片封裝(zhuāng)在一起，單顆矽片上的布線(xiàn)密度和信号傳輸質(zhì)量遠(yuǎn)高于不同小(xiǎo)芯片，這就要求必須要發展出高密度、大帶寬布線(xiàn)的先進封裝(zhuāng)技(jì )術，盡可(kě)能(néng)提升在多(duō)個Chiplet之間布線(xiàn)的數量并提升信号傳輸質(zhì)量。Intel和台積電(diàn)都已經有(yǒu)了相關的技(jì )術儲備，通過中(zhōng)介層(Interposer)将多(duō)個Chiplet互連起來，目前這些技(jì )術仍在不斷演進中(zhōng)，并在不斷推出更新(xīn)的技(jì )術。

其次，用(yòng)于Chiplet之間的高速通信接口電(diàn)路設計。Chiplet之間的通信雖然可(kě)以依靠傳統的高速Serdes電(diàn)路來解決，甚至能(néng)完整複用(yòng)PCIe這類成熟協議。但這些協議主要用(yòng)于解決芯片間甚至闆卡間的通信，在Chiplet之間通信用(yòng)會造成面積和功耗的浪費。

再次，通信協議是決定Chiplet能(néng)否“複用(yòng)”的前提條件。Intel公(gōng)司推出了AIB協議、TSMC和Arm合作(zuò)推出LIPINCON協議，但在目前Chiplet仍是頭部半導體(tǐ)公(gōng)司才會采用(yòng)的技(jì )術，這些廠商(shāng)缺乏與别的Chiplet互聯互通的動力。目前，UCIe聯盟最重視協議，如果實現了通信協議的統一，IP公(gōng)司就有(yǒu)可(kě)能(néng)實現從“賣IP”到“賣Chiplet”的轉型。

先進封裝(zhuāng)解決了如何“拼”的問題，更重要的是要解決如何“切”的問題。英偉達在決策下一代GPU要采用(yòng)Chiplet技(jì )術時，思考和驗證如何把完整的大芯片設計劃分(fēn)成多(duō)個Chiplet，這其實是設計方法學(xué)的初步體(tǐ)現。要讓基于Chiplet的設計方法從“可(kě)用(yòng)”變為(wèi)“好用(yòng)”,需要定義完整的設計流程，以及研制配套的設計輔助工(gōng)具(jù)。

 在中(zhōng)國(guó)發展Chiplet面臨哪些挑戰？從技(jì )術上面看來，中(zhōng)國(guó)現在産(chǎn)業鏈發展最大的挑戰是技(jì )術封鎖，由封鎖所帶來的自主需求也是一大機遇。在單位矽片面積上增加晶體(tǐ)管數量有(yǒu)困難，轉而追求在單個封裝(zhuāng)内部持續提升晶體(tǐ)管數，這也是目前發展Chiplet技(jì )術對國(guó)内芯片産(chǎn)業的最大意義。

但是現在我們仍缺乏必要技(jì )術、經驗、标準協議、人才、知識産(chǎn)權和專利積累，而且中(zhōng)國(guó)芯片公(gōng)司的規模都不大，無法單靠某一家或某幾家公(gōng)司來打造Chiplet生态。這需要不同的公(gōng)司分(fēn)工(gōng)合作(zuò)，共同打造Chiplet産(chǎn)業鏈。

中(zhōng)國(guó)要發展自己的Chiplet生态鏈就需要有(yǒu)自己的标準。國(guó)内的CCITA聯合集成電(diàn)路企業和專家，共同主導定義了小(xiǎo)芯片接口總線(xiàn)技(jì )術要求，這是中(zhōng)國(guó)首個原生Chiplet标準，在去年12月15日通過了工(gōng)信部電(diàn)子工(gōng)業标準化技(jì )術協會的審定并發布。

該标準與UCIe主要有(yǒu)兩大區(qū)别：UCIe隻定義了并口，CCITA的Chiplet标準既定義了并口，也定義了串口，兩者的協議層自定義數據包格式也不同，但CCITA的标準與UCIe兼容，可(kě)直接使用(yòng)已有(yǒu)生态環境。在封裝(zhuāng)層面，UCIe支持英特爾先進封裝(zhuāng)、AMD封裝(zhuāng)，CCITA定義的Chiplet标準主要采用(yòng)國(guó)内可(kě)實現的封裝(zhuāng)技(jì )術。